Alors que la demande en puces pour l’IA continue de pousser la capacité de l’emballage avancé dans ses derniers retranchements, la technologie d’emballage EMIB d’Intel redevient un sujet central sur le marché. Les médias technologiques Wccftech citent les propos de Jeff Pu, analyste de la division recherche en technologies de 广发证券, qui indique que le taux de rendement de l’EMIB d’Intel atteint 90%. Cela montre que cette technologie d’emballage avancé, considérée comme un élément clé de la transition d’Intel vers l’activité foundry, a atteint un niveau de maturité suffisant pour être davantage déployée dans les puces des centres de données pour l’IA.
(Chen Liwu, «封神» ! Citrini salue le meilleur rapport financier d’Intel cette année et espère capter la demande en débordement de CoWoS de TSMC)
Cela fait écho à l’analyse de Citrini Research sur Intel : Intel n’a pas forcément besoin de surpasser immédiatement TSMC sur l’ensemble des nœuds de procédé avancés, mais dans un contexte où le CoWoS de TSMC reste en demande excédentaire, l’EMIB et le Foveros d’Intel pourraient capter les besoins en débordement liés à l’emballage pour les AI ASIC, les chiplets et la HBM. Ainsi, l’EMIB pourrait devenir une « soupape de soulagement » au sein de la chaîne d’approvisionnement de l’IA.
Rendement EMIB à 90 %, le puzzle clé de la transition d’Intel Foundry se dessine
Wccftech rapporte que l’EMIB d’Intel est considéré comme l’une des technologies d’affectation (foundry) et d’emballage avancé les plus critiques de l’entreprise. Sa position consiste à proposer une alternative d’emballage 2.5D plus rentable que le CoWoS de TSMC, et aussi plus facile à étendre.
EMIB, abréviation de Embedded Multi-die Interconnect Bridge, est la technologie de pont d’interconnexion embarqué à puces multiples d’Intel. Contrairement aux emballages 2.5D classiques utilisant une grande couche intermédiaire de silicium, l’EMIB relie plusieurs die ou chiplets via de petits ponts en silicium intégrés dans le substrat de l’emballage. Intel affirme que cette conception réduit l’utilisation de surface de silicium supplémentaire, améliore le rendement, diminue la consommation d’énergie et les coûts, et facilite l’intégration de puces provenant de différents nœuds de procédé et de différents IP dans le même emballage.
Wccftech indique que Jeff Pu affirme que le rendement de l’EMIB d’Intel atteint 90 %. Il s’agit d’un point positif important pour Intel Foundry et cela explique pourquoi la confiance du marché envers Intel Foundry a recommencé à remonter récemment. Le rapport mentionne aussi que le prochain TPU de Google pourrait utiliser un emballage avancé d’Intel, et que la prochaine puce Feynman de NVIDIA serait également associée, dans les rumeurs du marché, à la technologie EMIB. Meta serait quant à elle citée comme potentiellement utilisatrice d’EMIB dans son plan de CPU prévu pour la fin de 2028.
Citrini : le vrai goulot d’étranglement de la chaîne IA, ce n’est pas seulement le GPU, mais l’emballage avancé
C’est précisément la raison centrale pour laquelle Citrini Research était auparavant plus optimiste à propos d’Intel. Citrini a classé « l’emballage avancé » parmi ses sujets majeurs de transactions pour 2026 et a souligné que, par le passé, le marché a souvent simplifié la concurrence des semi-conducteurs liés à l’IA en opposant NVIDIA à l’ASIC, TSMC à Intel, ou Blackwell à TPU. Or ce cadre ignore un goulot d’étranglement plus profond : quel que soit le type de puce IA qui finisse par gagner, il faudra d’abord disposer d’un emballage avancé.
Les Google TPU, Amazon Trainium, Meta MTIA, et même d’éventuelles puces conçues en interne par OpenAI à l’avenir, convergeront vers des architectures à plusieurs die, plusieurs chiplets et plusieurs HBM. Ces puces ne se remplacent pas totalement entre elles : elles consomment ensemble une capacité limitée d’emballage avancé.
Par conséquent, Citrini estime que l’opportunité d’Intel ne consiste pas à surpasser immédiatement TSMC sur le procédé le plus avancé, mais plutôt à capter la demande en emballage IA provenant du débordement après que le CoWoS de TSMC soit saturé, en s’appuyant sur EMIB et Foveros. Autrement dit, la puce elle-même peut être fabriquée chez TSMC ou Samsung, mais à la fin, elle entrera dans le processus d’emballage avancé d’Intel. Cela permettra à Intel de reprendre une place au sein de la chaîne d’approvisionnement de l’IA.
EMIB-M et EMIB-T : l’un pour l’efficacité, l’autre pour les très grandes puces IA
Wccftech regroupe en outre deux voies EMIB importantes actuelles d’Intel : EMIB-M et EMIB-T. L’objectif d’EMIB-M est l’efficacité. Dans les ponts en silicium, on ajoute des condensateurs MIM, c’est-à-dire des condensateurs Metal-Insulator-Metal, afin d’améliorer la qualité de l’alimentation, de réduire le bruit et de renforcer l’intégrité de la puissance. Bien que le coût des condensateurs MIM soit légèrement plus élevé que celui des condensateurs métal-oxyde-métal classiques, leur stabilité est meilleure, les fuites sont plus faibles et c’est adapté aux emballages de chiplets nécessitant une interconnexion à large bande passante et une alimentation stable.
EMIB-T est, lui, conçu pour des puces IA à plus grande échelle. Il introduit dans le pont EMIB la technologie TSV, soit les vias traversantes dans le silicium, pour que l’alimentation et les signaux soient transmis directement verticalement via le pont EMIB, plutôt que de contourner la structure d’interconnexion comme dans EMIB-M. Cela rend EMIB-T plus adapté aux puces IA haute performance, en particulier celles qui doivent intégrer une grande quantité de HBM, de multiples chiplets de calcul, et des architectures d’interconnexion plus complexes pour les puces de centres de données. En termes simples, EMIB-M traite l’efficacité et la stabilité de l’alimentation, tandis qu’EMIB-T vise les emballages ultra-grands.
Défi 2028 : dépasser jusqu’à 12 fois la taille du masque, Intel doit répondre à la demande en puces IA des hyperscalers
Wccftech rapporte qu’à l’heure actuelle, EMIB-T peut prendre en charge des puces dépassant 8 fois la taille d’un reticle size (masque). Dans un emballage de 120 x 120, il permet d’intégrer 12 puces HBM, 4 chiplets haute densité et plus de 20 connexions EMIB-T. D’ici 2028, Intel prévoit d’étendre EMIB-T à plus de 12 fois la taille d’un reticle size, avec une taille d’emballage supérieure à 120 x 180, pouvant accueillir plus de 24 puces HBM et plus de 38 ponts EMIB-T.
Cet objectif vise directement l’ère des puces IA des hyperscalers. À mesure que des géants du cloud comme Google, Amazon, Meta et Microsoft investissent dans des ASIC IA conçus en interne, la surface d’emballage d’une seule puce augmentera encore, tout comme le nombre de HBM. La concurrence des puces IA ne se limite plus aux performances d’un seul GPU : elle dépend aussi de la capacité de l’emballage à contenir davantage de die de calcul, davantage de HBM, davantage d’interconnexions, tout en maintenant un rendement, une consommation et des coûts maîtrisés.
Wccftech mentionne aussi que TSMC prévoit d’atteindre 14 fois la taille du reticle size d’ici 2028, en intégrant jusqu’à 20 packages HBM. En plus, TSMC dispose aussi de solutions d’emballage ultra-grandes comme le SoW (System on Wafer), mais leur coût est plus élevé que celui d’un CoWoS standard.
Autrement dit, Intel n’est pas sans pression concurrentielle. TSMC reste le leader de l’emballage avancé. Mais si l’EMIB d’Intel peut s’imposer avec un meilleur rendement, des coûts plus bas et une capacité d’intégration hétérogène plus flexible, le marché réévaluera naturellement la valeur d’Intel dans la chaîne d’approvisionnement des emballages IA.
Intel n’a pas seulement besoin de compter sur 18A : l’emballage avancé pourrait d’abord lui permettre de revenir sur le terrain
Par le passé, lorsque le marché parlait de la transition d’Intel, l’attention se concentrait souvent sur l’avancement du procédé 18A, sur la question de savoir si l’activité foundry pourrait obtenir des clients externes, et sur la possibilité pour Intel de rattraper TSMC. Toutefois, l’approche de Citrini est plus pragmatique : le premier pas d’Intel pour revenir sur le marché de la chaîne d’approvisionnement IA n’est pas forcément de surpasser TSMC sur l’ensemble du procédé avancé, mais plutôt d’entrer par la porte de l’emballage avancé.
C’est particulièrement important pour Intel. Jusqu’ici, la demande des centres de données IA a surtout soutenu les GPU et la HBM. Mais avec l’implication des géants du cloud dans leurs ASIC conçus en interne, les puces IA évoluent vers des architectures à plusieurs die, plusieurs chiplets et plusieurs HBM. Dans ce contexte, les CPU de serveurs, les ASIC sur mesure, la HBM et l’emballage avancé sont en train d’être réévalués par le marché simultanément. En d’autres termes, le goulot d’étranglement de la chaîne IA n’est plus seulement « qui a le GPU le plus puissant », mais « qui peut intégrer efficacement davantage de puces de calcul et de mémoire dans le même emballage ».
Cela explique aussi pourquoi, après la publication des résultats financiers, Citrini a décrit la performance possible comme « l’un des meilleurs rapports financiers de l’année ». Si le marché réévalue Intel et si la déclaration selon laquelle le rendement de l’EMIB atteint 90 % peut être validée par les clients, Intel pourrait avoir l’occasion de prouver aux hyperscalers, aux concepteurs d’ASIC IA et aux grands clients de puces qu’il ne fait pas seulement du rattrapage sur les procédés avancés, mais qu’il pourrait aussi devenir un fournisseur alternatif d’emballage avancé.
Autrement dit, l’importance de l’EMIB ne se limite plus à une démonstration technique interne. Il pourrait devenir un levier concret pour capter la demande en débordement en emballage IA. Avec le renforcement de l’efficacité d’alimentation d’EMIB-M, l’introduction de TSV dans EMIB-T et l’orientation vers une plateforme d’emballages plus grands, Intel essaie de transformer l’EMIB, d’une technologie d’emballage utilisée dans ses produits existants, en une plateforme d’emballage ultra-grande requise pour les puces IA des hyperscalers en 2028.
Pour Intel, la véritable percée ne serait peut-être pas de battre immédiatement TSMC, mais de devenir, à l’époque où les puces IA se généralisent dans la logique chiplet et où le CoWoS est en demande excédentaire, un substitut clé dans l’écart mondial de capacité d’emballage IA.
Ce thème de transaction ne concerne pas seulement Intel. Auparavant, Citrini indiquait que si l’expansion des ASIC IA et de l’architecture chiplet se poursuit, les bénéficiaires pourraient s’étendre à l’ensemble de l’écosystème de l’emballage avancé, incluant Amkor, Kulicke & Soffa, BESI et d’autres sociétés d’emballage et d’équipements. Autrement dit, le pari du marché ne porte peut-être pas seulement sur la revanche d’une seule entreprise comme Intel : il pourrait aussi s’agir d’une opportunité de réévaluer, après la transformation de l’architecture des puces IA, la chaîne d’approvisionnement de l’emballage avancé.
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